Para construir una pared de protección estática para el chip con la ayuda del equipo de prueba esg, es necesario avanzar sistemáticamente desde los cuatro niveles de selección del equipo de prueba, implementación del método de prueba, estrategia de optimización de protección y construcción de protección sistemática. el plan específico es el siguiente:
I. selección precisa de equipos de prueba ESG para cubrir el modelo de prueba central
La protección ESG del chip debe verificarse para diferentes modos de descarga y debe estar equipada con los siguientes equipos de prueba clave:
Medidor de hbm (maniquí)
Simulando el proceso de descarga cuando el cuerpo humano entra en contacto con el pin del chip con electricidad, el rango de voltaje de prueba generalmente cubre 200v - 8kv.
Papel central: verificar la tolerancia al riesgo electrostático del chip debido a la operación humana en los enlaces de producción y montaje.
Probador mm (modelo de máquina)
La descarga de los equipos de automatización analógicos cuando entran en contacto con el chip con electricidad, su velocidad de descarga es más rápida y el pico de corriente es mayor.
Papel central: evaluar la capacidad antiestática de los chips en líneas de producción de alta velocidad, especialmente para escenarios de operación de alta frecuencia.
Medidor de prueba CDM (modelo de dispositivo cargado)
Simular la descarga cuando el chip entra en contacto con el conductor de tierra después de cargarse, lo que refleja el riesgo electrostático del chip durante el transporte y almacenamiento.
Función central: detectar el rendimiento de disipación estática del material de embalaje del CHIP y el diseño de aislamiento del circuito interno.
Sistema de prueba estándar IEC 61000 - 4 - 2
Apoyar la descarga de aire (+ 15 kv) y la descarga de contacto (+ 8 kv) para simular choques electrostáticos en entornos reales.
Papel central: verificar la capacidad anti - interferencia del CHIP en el escenario de aplicación terminal.
2. implementar un proceso de prueba estandarizado y cuantificar el nivel de protección
Preparación previa a la prueba
El chip debe estar sin encapsular o encapsulado (seleccionado de acuerdo con el objetivo de la prueba) y asegurarse de que la temperatura y la humedad del ambiente de prueba cumplan con los estándares.
Utilice un medidor de alta resistencia para medir la resistencia de aislamiento entre el pin del CHIP y el suelo, asegúrese de que el valor inicial sea superior a 1G Omega y evite la interferencia de fugas eléctricas.
Pruebas por etapas
Fase 1: tomando como ejemplo el modelo hbm, se incrementa gradualmente la tensión baja al umbral de tolerancia definido en las especificaciones del chip, registrando los parámetros funcionales del chip después de cada descarga.
Fase 2: si el chip pasa la fase 1, se realizan pruebas de modelos mm y cdm, centrándose en el monitoreo de la forma de onda de corriente instantánea y los cambios de temperatura dentro del chip.
Fase 3: simulación de escenarios reales a través del sistema IEC 61000 - 4 - 2 para verificar la estabilidad del chip bajo choques electrostáticos continuos.
Análisis de fallos
Si el chip tiene una función anormal en la prueba, se utiliza un dispositivo FIB (haz de iones enfocado) para localizar el punto de falla y se combinan con Sem para observar daños físicos como la fusión de la capa metálica y la ruptura de la capa de óxido.
Caso: un chip mcu falló en la prueba del cdm, y el análisis encontró que el detector de protección ESG entre su pin de alimentación y el suelo se rompió porque el área del detector era demasiado pequeña, lo que provocó que la densidad de corriente superara el estándar.
3. optimizar el diseño de protección basado en datos de prueba
Actualización del Circuito de protección
Selección de diodos tvs: seleccione dispositivos de baja resistencia dinámica de acuerdo con el voltaje de pinzas y el tiempo de respuesta registrados en la prueba.
Optimización del diseño: colocar el dispositivo de protección ESG cerca del pin del chip, acortar la longitud del cable, reducir la inducción parasitaria y evitar oscilaciones de alta frecuencia.
Mejora de materiales y procesos
Material de embalaje: utilizando EMC (plástico de molde epóxido) con mejor conductividad eléctrica, la resistencia superficial se reduce de 1012 Omega a 108 omega, acelerando la disipación de carga estática.
Mejora del proceso: la introducción de la estructura LDD (drenaje dopado ligero) en la fabricación de chips mejora la tolerancia de la des de los dispositivos mosfet.
Protección a nivel de sistema
Añadir una superficie plana completa al diseño del pcb, reducir la resistencia a la tierra a través de la conexión de múltiples agujeros y proporcionar una ruta de baja resistencia para la corriente estática.
Añadir un estrangulamiento de modo común a las líneas de señal sensibles para inhibir el ruido de acoplamiento electrostático.
4. construir un sistema de protección de circuito cerrado y actualizar iterativamente continuamente
Control de los enlaces de producción
Despliegue ventiladores iónicos en la línea de encapsulamiento del chip para neutralizar la electricidad estática ambiental y utilice una caja de rotación antiestática para transportar el chip para evitar la acumulación de electricidad estática secundaria.
Los operadores llevan pulseras antiestáticas y se prueban diariamente a través del medidor de resistencia integral del cuerpo humano para garantizar que el suelo sea efectivo.
Adaptación de aplicaciones terminales
Para diferentes escenarios de aplicación, ajuste el nivel de voltaje de prueba y aumente las pruebas de des en entornos de alta temperatura y alta humedad.
Proporcionar etiquetas de nivel de protección para los chips y guiar a los clientes a usarlos razonablemente.
Iteración impulsada por datos
Establecer una base de datos de pruebas esg, registrar los modos de falla y los efectos de mejora de diferentes lotes de chips, y predecir los puntos de riesgo potenciales a través de algoritmos de aprendizaje automático.