I. dificultades centrales: coincidencia estricta de dos canales (demanda más crítica)

Los escenarios de aplicación centrales de los filtros digitales de doble canal (como radar, imágenes ultrasónicas, comunicación mimo, análisis de vibraciones) requieren que "la distorsión de fase / amplitud de las dos señales sea consistente" (por ejemplo, mediante amplificación diferencial de doble canal, medición de diferencia de fase para empujar las cantidades físicas hacia atrás), una vez que el canal no coincide, conduce directamente a errores de medición (como desviación de diferencia de fase, imagen inexistente, posicionamiento inexacto), que es la diferencia central con los filtros de un solo canal y la mayor dificultad en el diseño:

1. control de errores de coincidencia de amplitud

Requisitos: el error de ganancia de los dos canales para la misma señal de frecuencia debe controlarse en ± 0,1db ~ + 0,5db (escenas de alta precisión como el radar deben estar dentro de ± 0,05db);

Dificultades:

Nivel de hardware: la desviación de ganancia de los dos adc, la tolerancia del dispositivo de la parte delantera analógica (amplificador, filtro anti - aliasing) (como el error de resistencia y capacitividad) introducirá directamente el desajuste de amplitud, y el cambio de temperatura agravará la desviación (como la deriva de ganancia causada por la deriva de temperatura de resistencia);

Nivel algorítmico: si se utiliza un algoritmo de filtrado adaptativo o no lineal, la precisión iterativa y la actualización de parámetros de los dos algoritmos no están sincronizadas, lo que dará lugar a una respuesta de amplitud inconsistente bajo la señal dinámica.

2. control de errores de coincidencia de retraso de fase / Grupo

Requisitos: la diferencia de fase entre los dos canales debe controlarse en ± 1 ° ~ + 3 ° (los escenarios de alta frecuencia deben estar dentro de ± 0,5 ° por encima de 1 ghz), y la desviación de retraso del Grupo debe ser inferior al 1% del ciclo de señal;

Dificultades:

Diferencias de retraso de hardware: el desplazamiento de fase del reloj de muestreo adc, la longitud inconsistente del cableado de PCB (incluso si la diferencia es de 1 mm, la diferencia de fase de la señal de 1 GHz es de aproximadamente 1,2 °) y la no lineal de la fase del simulador causarán un desajuste de fase fija;

Diferencias de retraso algorítmico: la elección de la estructura del filtro (como firvsiir), el orden diferente o la sincronización de la secuencia de cálculo de los dos filtros (como la diferencia de la serie de tuberías de los dos filtros en fpgas), introducirá desviaciones de fase dinámicas;

Problema de fase no lineal: el filtro IIR tiene naturalmente una fase no lineal, incluso si está diseñado como un tipo de fase lineal, es difícil garantizar que las curvas de fase de los dos canales coincidan completamente, especialmente en el borde de la banda de paso y la zona de Transición de la banda de bloqueo.

3. error de sincronización temporal (sincronización de muestreo y cálculo)

Requisitos: la desviación del tiempo de muestreo de las dos señales debe ser inferior a 1 / 10 del ciclo de muestreo (es decir, la sincronización del ciclo de muestreo secundario);

Dificultades:

Sincronización de muestreo: si se utilizan dos ADC independientes, el retraso en la distribución y el temblor de la señal del reloj provocarán una "dislocación del momento de muestreo" (es decir, el tiempo skew), incluso si la dislocación es de 1 ns, la diferencia de fase de la señal de 100 MHz alcanzará los 36 °;

Sincronización de operaciones: en procesadores (como dsp, fpgas), el orden de ejecución de instrucciones de los dos filtros, las diferencias de acierto de caché, pueden causar retrasos inconsistentes en las operaciones, especialmente cuando se procesan grandes cantidades de datos o algoritmos complejos (como filtros FIR de alto orden).

2. dificultades clave: conflicto y equilibrio del rendimiento multiobjetivo

Los filtros de canal único solo necesitan optimizar "ondulación de banda de paso, atenuación de banda de bloqueo y ancho de banda de transición", mientras que los filtros de canal doble deben encontrar un equilibrio entre "rendimiento de canal único", "coincidencia de canal", "tiempo real" y "consumo de recursos", que es propenso a conflictos de indicadores:

1. conflicto entre el rendimiento del filtro y la coincidencia de canales

Ejemplo 1: para mejorar la atenuación de la banda de bloqueo de un solo canal, es necesario aumentar el orden del filtro (como el filtro FIR de 128 a 256), pero cuanto mayor sea el orden, más sensible será la desviación de parámetros de los dos algoritmos (como el error de cuantificación del coeficiente) al impacto de la coincidencia de fase, lo que puede conducir a un mayor desajuste de fase;

Ejemplo 2: para reducir la ondulación de la banda de paso de un solo canal, cuando se diseña un filtro FIR con una función de ventana, la precisión de cuantificación del coeficiente de la función de ventana de los dos filtros es diferente (como la cuantificación de 16 bits vs24 bits), lo que dará lugar a respuestas inconsistentes de la banda de paso, lo que a su vez introducirá un desajuste de amplitud.

2. conflicto entre tiempo real y rendimiento

Escenarios de aplicación: como el procesamiento de señales de radar y el monitoreo de vibraciones en tiempo real, se requiere que el retraso total del filtro de doble canal (simulación + algoritmo) sea inferior a 1 ms;

Dificultades:

Aunque el filtro FIR de fase lineal tiene buenas características de fase, el alto orden y la gran cantidad de cálculo (el FIR de fase n requiere n Multiplicación / adición) aumentarán el retraso de cálculo, y si se utiliza un FIR de orden bajo para el retraso de compresión, causará una atenuación insuficiente de la banda de bloqueo;

Si se utiliza un filtro IIR (pequeño cálculo y bajo retraso), se enfrenta a un problema de fase no lineal, y la dificultad de emparejamiento de fase del canal aumenta considerablemente, especialmente en el procesamiento de señales de banda ancha.

3. conflicto entre el consumo de recursos y la realización de las obras

Dificultades:

El filtro FIR de fase lineal de alto orden necesita el doble de almacenamiento de coeficiente y cálculo que el canal único (como el FIR de 256 orden, cada canal necesita 256 almacenamiento de coeficiente, un total de 512 en ambos canales, y el cálculo se duplica), lo que plantea mayores requisitos para los recursos lógicos de FPGAs y la velocidad de cálculo de dsp;

Si se utiliza la igualación adaptativa del Canal (como corregir el desajuste de amplitud / fase con el algoritmo lms), aunque puede mejorar la precisión de la coincidencia, aumentará la cantidad de cálculo adicional y la latencia, lo que puede romper los requisitos en tiempo real.